此IP是使用在跨时钟域的场景,和处理位宽不匹配的场景中。此模块主要使用在从64bit的位宽到512bit的位宽中,减小了跨时钟域是出现亚稳态的可能性。使系统更加的稳定可控,增强了系统的鲁棒性。
内部使用双端口ram,在每个端口上使用不同的时钟和不同的位宽,在每个端口使用不同的读写指针,full信号,empty信号对每个端口进行控制,通过跨时钟域的处理后,从而实现不同的时钟和不同的数据位宽的匹配。
使用在位宽从64bit 到512 bit的位宽匹配的场景中。从而保证了系统的鲁棒性。减小系统出现亚稳态的可能性,使系统更加稳定。
无
端口的信号表如下表:
信号名字 | 位宽(bit) | 方向 | 说明 |
rst | 1 | I | fifo64b512b1024的复位信号,高电平有效 |
wr_clk | 1 | I | fifo64b512b1024写时钟信号 |
rd_clk | 1 | I | fifo64b512b1024读时钟信号 |
din | 64 | I | fifo64b512b1024输入的数据 |
wr_en | 1 | I | fifo64b512b1024写使能信号 |
rd_en | 1 | I | fifo64b512b1024读使能信号 |
dout | 512 | O | fifo64b512b1024输出信号 |
full | 1 | O | fifo64b512b1024满信号,指示里面的空间利用完了 |
empty | 1 | O | fifo64b512b1024空信号,指示里面的数据被读空了 |
信号时序图的参考如下图所示:
无
fifo64b512b1024 fifo64b512b1024 ( .rst (rst ), .wr_clk (wr_clk ), .rd_clk (rd_clk ), .din (din ), .wr_en (wr_en ), .rd_en (rd_en ), .dout (dout ), .full (full ), .empty (empty ) ); |
通过在工程中的代码中,对IP的顶层模块进行例化即能正常使用。
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